Компютрите

отвън и отвътре

©Христо Тужаров, 2007

УПРАВЛЕНИЕ НА ПАМЕТТА

[Home] [Карта на книгата] [Асеневци] [За проекта] [Начало на книгата]

ОПЕРАТИВНА ПАМЕТ

ЯДРО НА ОПЕРАТИВНАТА ПАМЕТ

УПРАВЛЕНИЕ НА ПАМЕТТА

ЛОГИЧЕСКА ОРГАНИЗАЦИЯ НА ПАМЕТТА

ВИДОВЕ DRAM  ПАМЕТ

ПАКЕТИРАНЕ НА ОПЕРАТИВНАТА ПАМЕТ

 

 

Функционална схема на управление на оперативната памет

УПРАВЛЕНИЕ НА ОПЕРАТИВНАТА ПАМЕТ

Адресът на паметта съдържа сведения за избор на: байт, банка, ред и колона. Той постъпва в един от портовете на  контролера на паметта, трансформира се в два адреса — редове и колони, които по  адресната шина попадат в DRAM  с някакъв промеждутък от време.

 

Контролерът на паметта има два порта:

  • За обмен на данни с процесора;

  • За обмен на данни с периферните устройства.

В съвременните чип сети първият порт се нарича “северен”, а другият “южен”. Предвиден е арбитраж за приоритета на достъп на устройствата до паметта.

 

Последователност на операциите по управление на оперативната памет

 

При отсъствие на данни в кеша от второ ниво, достъпът до оперативната памет може да се представи по следния начин:

  • По шината FSB в контролера на паметта се изпращат управляващи и адресни сигнали;

  • Сигналите се анализират и управляват логиката на паметта.

  • Запуска се схемата на дешифрация и избора на съответната колона. Всеки от елементите на адресната група се стробира с импулсни сигнали за управление 

       RAS# (Row AddressStrobe)

       CAS# (Column Address Strobe)

  • Дешифраторът на редове активира съответния ред и всички клетки от този ред се прочитат.

  • Дешифраторът на колони активира съответните колони, които разрешават съответните данни да се запишат в буфера данни.   

  • Данните се доставят в контролера.

  • Данните се доставят в процесора.